KI SpotlightNewsIntel nennt über 90 Prozent Wafer-Auslastung für EMIB, TSMC verweist auf 98 bis 99 Prozent Ausbeute
Die Zahlen stammen aus Medienberichten über einen Vortrag in Busan und messen Unterschiedliches. Eine Intel-Primärquelle liegt nicht vor.
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◆ Fakten auf einen Blick
- EMIB-T ergänzt EMIB um Through-Silicon-Vias in den Bridges, laut Berichten zur Stromzuführung.
- Intel erwartet künftige KI-Packages mit mehr als 32 HBM-Stapeln und über 70 EMIB-Bridges.
- TSMC meldet CoWoS-Serienfertigung mit 5,5-facher Retikelgröße und Ausbeuten über 98 %.
- TSMC entwickelt 9x-Lösungen und plant 14x-Lösungen.
- Laut Earnings-Call vom 16. Juli 2026 begrenzt Packaging-Kapazität das Kundenwachstum bei TSMC.
Intel nennt über 90 Prozent Wafer-Auslastung für EMIB
Intel will seine brückenbasierte Packaging-Technik EMIB und EMIB-T als günstigere Alternative zu TSMCs CoWoS-L positionieren. Laut Berichten nannte Kyu-oh Lee, Director of Foundry Packaging bei Intel, auf dem ISMP in Busan am 4. November 2026 eine Wafer-Auslastung von über 90 Prozent für EMIB. Bei konventionellen Interposer-Designs seien es rund 60 Prozent.
Das Verfahren ist schnell erklärt. EMIB verzichtet auf einen vollflächigen Silizium-Interposer und setzt kleine, lokal eingebettete Silizium-Bridges in ein organisches Substrat. Silizium findet sich damit nur dort, wo Chips untereinander kommunizieren. EMIB-T ergänzt die Bridges um Through-Silicon-Vias, die laut den Berichten die Stromzuführung ins Package übernehmen.
Für künftige KI-Packages erwartet Intel laut den Berichten mehr als 32 HBM-Stapel und über 70 EMIB-Bridges. Das Unternehmen sieht sich dafür effizienter aufgestellt als bei CoWoS-L. Dabei handelt es sich um Intels eigene Einordnung. Grundlage sind Medienberichte über den Vortrag. Folien oder ein Whitepaper von Intel liegen nicht vor.
TSMC nennt Ausbeuten bis 99 Prozent, die Kapazität bleibt knapp
TSMC setzt dem Ausbeuten-Argument eigene Zahlen entgegen. Nach Angaben von TSMC-Vizepräsident Jun He, wiedergegeben von Anue, läuft CoWoS mit 5,5-facher Retikelgröße in Serienfertigung. Bei mehreren KI-Kunden liege die Ausbeute über 98 Prozent, bei einigen bei bis zu 99 Prozent. Es handelt sich um Herstellerangaben ohne unabhängige Bestätigung.
Knapp ist derweil die Kapazität. Im Earnings-Call am 16. Juli 2026 erklärte TSMC, die Packaging-Kapazität begrenze das Wachstum seiner Kunden. CEO C.C. Wei deutete an, TSMC könne einspringen, falls Rivalen wie Intels EMIB die Nachfrage nicht decken. Berichte unter Berufung auf Commercial Times nennen außerdem mögliche Preiserhöhungen von bis zu 20 Prozent.
TrendForce rechnet damit, dass CoWoS-L dank Reife und Ausbeute trotz der Konkurrenz durch EMIB-T bis 2028 die gängige Packaging-Lösung für KI-Chips bleibt. Dabei handelt es sich um eine Prognose, nicht um eine Messung.
Wafer-Auslastung ist nicht gleich Package-Ausbeute
Die beiden Zahlen lassen sich nur schwer gegeneinanderstellen. Intel nennt die Wafer-Auslastung, also wie gut die Siliziumfläche genutzt wird. TSMC nennt die Packaging-Ausbeute, also den Anteil funktionierender Packages. Eine hohe Flächennutzung sagt weder etwas über die Package-Ausbeute noch über einen belegten Kostenvorteil im Gesamtbild. Ein Vergleich unter gleichen Bedingungen, etwa bei Package-Größe und Bridge-Anzahl, fehlt. Beide Seiten verfolgen eigene Interessen.
Branchengerüchte, wonach Google (TPU v9) und Amazon EMIB-T einsetzen könnten, sind nicht bestätigt. Offen bleibt auch, ob die Kennzahlen neu sind oder bekannte Intel-Argumente in neuem Gewand. Prüfen lassen sich die Aussagen anhand von Intels ISMP-Folien und unabhängiger Kosten- und Ausbeutedaten.
