Nvidia stellt NVHBM vor: Proprietäre HBM-Architektur mit Controller im Base-Die

Nvidia stellt proprietäre HBM-Architektur NVHBM vor

Nvidia hat am 26. August 2026 mit NVHBM eine proprietäre High-Bandwidth-Memory-Architektur vorgestellt, die nicht dem JEDEC-Standard folgt. Statt den Speichercontroller wie üblich auf dem XPU-Die zu platzieren, verlagert NVHBM ihn in das Base-Die des HBM-Stapels. Dadurch entfallen lange Leitungswege zwischen XPU und Speicher, was Signalverluste und Energiebedarf reduziert und gleichzeitig die Fläche auf dem Compute-Die für Rechenlogik freigibt. NVHBM ist Teil der NVLink-Fusion-Plattform – einem einheitlichen Interconnect- und Software-Stack, der Partnern Zugriff auf Nvidias Scale-up/Scale-out-Technologien, Ökosystem und MGX-Rack-Architektur gibt, um Entwicklungs- und Bereitstellungskomplexität zu reduzieren und die Markteinführung zu beschleunigen. Die Architektur basiert nach Angaben des Unternehmens auf derselben Technologie, die auch für künftige Nvidia-GPUs vorgesehen ist; das vereinfacht die Integration und spart Entwicklungszeit.

Bis zu 30 Prozent mehr Bandbreite und 15 Prozent weniger Strom

Nach Angaben von Nvidia soll NVHBM gegenüber HBM4E bis zu 30 Prozent mehr Speicherbandbreite und bis zu 15 Prozent weniger Stromverbrauch für den HBM-Stapel liefern. Die Verlagerung des Controllers in das Base-Die verkürzt die Datenpfade zwischen DRAM und Logik, was die Bandbreite erhöht und Schaltverluste reduziert. Da der Speichercontroller und die breite PHY-Schnittstelle auf dem XPU-Die entfallen, werden dort keine Controller-Blöcke und zugehörige Verdrahtung mehr benötigt – die frei werdende Siliziumfläche kann für zusätzliche Recheneinheiten genutzt werden; Nvidia beziffert den Flächengewinn auf bis zu 25 Prozent. Die eigene PHY-Schnittstelle umfasst eine geringere Pin-Anzahl und kompaktere Leiterbahnen, was die I/O-Fläche um bis zu 67 Prozent gegenüber dem JEDEC-HBM4E-Standard reduziert und insgesamt bis zu 80 Prozent mehr nutzbare Siliziumfläche ermöglicht. Der End-to-End-Leistungsgewinn von etwa 30 Prozent pro XPU ergibt sich aus der Kombination von höherer Speicherbandbreite, zusätzlicher Compute-Fläche und Energieeinsparungen, die mehr thermisches Budget für höhere Taktraten oder mehr Recheneinheiten lassen. In einem 1-Gigawatt-Rechenzentrum mit 2000-Watt-XPUs senkt die 15-prozentige Stromeinsparung pro XPU den Gesamtenergiebedarf so weit, dass im Rahmen des 1-GW-Budgets Platz für bis zu 15.000 zusätzliche Beschleuniger entsteht. Alle Angaben sind Herstellerangaben.

Amazon Annapurna Labs erster Partner, MediaTek übernimmt NVLink Fusion

Erster Partner für NVHBM ist Amazons Chip-Tochter Annapurna Labs, die die Architektur beginnend mit der nächsten Trainium4-Generation einsetzen will. Die Partnerschaft ist strategisch wichtig, weil Amazon als großer Hyperscaler mit Trainium4 ein konkretes Einsatzszenario liefert und Nvidia so einen ersten großen Kunden für NVHBM gewinnt, was die Marktakzeptanz beschleunigt. NVHBM wird nach Nvidia-Angaben von mehreren Speicheranbietern validiert und angeboten. Fünf Tage nach der NVHBM-Vorstellung übernahm MediaTek die NVLink-Fusion-Plattform und will sie eigenen XPU-Kunden anbieten; Nvidia stellt dafür 3,5 Milliarden US-Dollar bereit, um die Marktdurchdringung zu beschleunigen und sicherzustellen, dass MediaTek die Plattform aktiv bei seinen Kunden vorantreibt – so erreicht Nvidia auch Kunden, die es direkt nicht abdeckt. Laut Counterpoint Research hatte Marvell bereits im Dezember 2024 eine ähnliche Architektur mit Speichercontroller im Base-Die spezifiziert – das zeigt, dass der Ansatz in der Industrie als vielversprechend gilt und für Nvidia sowohl Konkurrenz als auch Validierung bedeutet. Nvidias Liefer- und Kapazitätszusagen stiegen von 119 Milliarden auf 279 Milliarden US-Dollar, vor allem wegen gestiegener Speicherkosten. Parallel dazu war im Juli 2026 mit SPHBM4 ein offener Standard für ähnliche Ansätze veröffentlicht worden.